アーキテクチャ７　計算問題

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• 命令フィールドが32ビットであるコンピュータのR型命令（3レジスタ指定形式）において、命令を指し示すフィールドが7ビット、レジスタを指し示すフィールドが6ビットの場合、命令セットの大きさは【 】命令、レジスタ数は【 】個、残りのフィールドは【 】ビットとなる。 命令セットの大きさは2^7、レジスタ数は2^6、残りのビット数は32-(7+6*3)

  128,64,1
• すべての命令が6サイクルで完了するように設計されたパイプライン制御のCPUで、7命令を実行するには【 】サイクル必要となる。ここで、全ての命令は途中で停止することなく実行できるものとする。これはパイプライン制御を行わない場合と比べて【 】倍性能が高い。 パイプラインでの実行は7+(6-1)サイクル、パイプラインなしは7*6サイクル

  12,3.5
• フォン・ノイマン型アーキテクチャのコンピュータで、命令が32ビット、アドレスバスが16ビットのとき、アドレス空間は最大で【 】バイトとなる。 アドレス空間は2^16バイト

  65536
• あるコンピュータシステムにおいて、キャッシュメモリのヒット率が90%、主記憶へのアクセス時間が100ナノ秒、キャッシュメモリへのアクセス時間が10ナノ秒である場合、平均メモリアクセス時間は【 】ナノ秒となる。 平均メモリアクセス時間は(キャッシュヒット率*キャッシュアクセス時間)+((1-キャッシュヒット率)*メインメモリアクセス時間)

  19
• RISCアーキテクチャのCPUにおいて、1命令が4クロックサイクルで実行される場合、1GHzのクロック周波数の下で1秒間に実行される命令数は【 】MIPSである。 MIPS = クロック周波数 / 命令あたりのクロック数

  250
• メインメモリが1GB、仮想メモリが4GBのシステムにおいて、ページサイズが4KBである場合、ページテーブルエントリは【 】個必要である。 ページテーブルエントリ数 = 仮想メモリサイズ / ページサイズ

  1048576
• データバスが32ビット、アドレスバスが16ビットのコンピュータシステムにおいて、1つのメモリブロックのサイズは【 】バイトである。 メモリブロックサイズ = データバス幅 / 8

  4
• パイプライン制御のCPUにおいて、命令が5段のパイプラインで実行される場合、命令のスループットは最大で【 】命令/サイクルとなる。 命令のスループット = 1 / パイプライン段数

  1
• 16ビットのアドレスバスを持つシステムにおいて、アドレス空間は最大で【 】KBである。 アドレス空間 = 2^16 / 1024

  64
• キャッシュメモリのブロックサイズが64バイト、キャッシュの容量が16KBである場合、キャッシュブロック数は【 】個である。 キャッシュブロック数 = キャッシュ容量 / ブロックサイズ

  256
• メモリ階層において、L1キャッシュのアクセス時間が2ナノ秒、L2キャッシュのアクセス時間が10ナノ秒、主記憶のアクセス時間が100ナノ秒の場合、L1キャッシュのヒット率が95%、L2キャッシュのヒット率が80%であるとき、平均メモリアクセス時間は【 】ナノ秒である。 平均メモリアクセス時間 = L1ヒット率*L1アクセス時間 + (1-L1ヒット率)*(L2ヒット率*L2アクセス時間 + (1-L2ヒット率)*メインメモリアクセス時間)

  6.6
• 32ビットの命令を持つCPUにおいて、命令のオペコードフィールドが8ビット、3つのレジスタフィールドが各5ビット、残りのフィールドが【 】ビットである。 残りのフィールド = 32 - (オペコードフィールド + 3*レジスタフィールド)

  4
• 16ビットのデータバスを持つコンピュータシステムで、1クロックサイクルに転送できるデータ量は【 】バイトである。 データバス幅をバイトに変換

  2
• コンピュータのパイプライン制御において、パイプラインの深さが4段、クロック周波数が2GHzの場合、1命令の実行にかかる時間は【 】ナノ秒である。 1命令の実行時間 = 1 / クロック周波数

  2
• データキャッシュのヒット率が98%、キャッシュアクセス時間が5ナノ秒、メインメモリアクセス時間が50ナノ秒である場合、平均メモリアクセス時間は【 】ナノ秒である。 平均メモリアクセス時間 = キャッシュヒット率*キャッシュアクセス時間 + (1-キャッシュヒット率)*メインメモリアクセス時間

  5.9

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